摩尔定律走到今天，随着晶体管电路逐渐接近性能极限，似乎已经陷入了发展困境：功耗和代工厂良率均无法满足市场对资源的需求。因此，在一年以前，赛灵思公司就提出了利用堆叠硅片互联(SSI)技术来提供突破性容量、带宽和功耗的规划。日前，该公司已将这一愿景变为了现实，全球最大容量的FPGA Virtex-7 2000T正式开始供货。该产品的推出有望大幅促进FPGA业务的增长，因为它可以作为超过2000万门的大容量ASIC和ASSP的替代产品，在总体投入成本相当的情况下，把开发时间提高2/3；实现大规模的系统集成，并降低系统成本、提高性能、减少功耗；同时还可以加速先进ASIC系统的原型设计和模拟仿真，实现更大容量、提高精度、缩短开发时间。
据赛灵思公司全球质量和新产品导入高级副总裁兼亚太区执行总裁汤立人介绍，现已供货的Virtex-7 2000T采用台积电(TSMC)28nm HPL工艺，其中包含68亿个晶体管和200万个逻辑单元，相当于市场上同类最大28nm FPGA的两倍。而现有最大的单硅片FPGA仅包含39亿个晶体管和98万个逻辑单元，且目前仍无法供货。
图1：全球最大容量FPGA Virtex-7 2000T。
通过利用堆叠硅片互联技术实现更高容量，利用统一架构实现更高带宽，利用28nm HPL(高介电金属闸高性能低功耗)工艺实现更低功耗，Virtex-7 2000T在单个FPGA上达到了180,000MIPS的性能，并且创下了19W的行业最低功耗。
过去，FPGA 产品系列中的最大器件往往是最后才向客户推出的，这是因为对于半导体工艺而言，最大器件的单位晶圆良率达到一定水平才能在经济上做到可行，这是需要时间的。赛灵思的堆叠硅片互联技术通过将四个不同 FPGA 芯片在无源硅中介层上互联，构建了全球最大容量的可编程逻辑器件，从而解决了无缺陷大型单芯片的制造挑战，该产品相比同等单硅片FPGA足足提前了一年发货。
对于大容量ASIC的客户而言，他们要求器件容量达到约2000万门，性能达到Tb级，功耗应控制在30W左右，开发时间则为2年；但遗憾的是，当前的ASIC显然无法满足上述需求，它们大多为多芯片解决方案，功耗达到了70W，且开发时间长达3年。Virtex-7 2000T为客户提供了只有大容量 ASIC 才具备的容量、性能和功耗水平，它拥有相当于2000万门ASIC的容量、性能和功耗均能满足需求；且更重要的是，Virtex-7 2000T开发时间仅为ASIC的三分之一，从而使上市时间缩短2年。此外，在28nm工艺节点上，ASIC或ASSP的NRE费用超过5000万美元，ASIC修改还可能将成本再提升近一倍，因此除非是最稳定地大批量应用，否则ASIC或ASSP的设计只会越来越少采用，而Virtex-7 2000T没有NRE费用，且快速上市有助于赢得更多市场和更大批量。
图2：Virtex-7 2000T堆叠技术展示。
Virtex-7 2000T器件还为设备制造商提供了一个集成的平台，能帮助他们在提升性能和功能的同时降低功耗。由于消除了电路板上不同 IC 间的I/O接口，系统的整体功耗得以显著降低。同时，因为电路板上需要的IC器件数量减少，材料清单成本、测试和开发成本得到有效降低。由于芯片在硅中介层上并排放置，SSI技术能够避免多个芯片堆叠造成的功耗和可靠性问题。中介层在每个芯片间提供10000多个高速互联，可支持各种应用所需要的高性能集成。相比ASIC+FPGA的方案，单片FPGA的功耗更低。对于之前需要采用多个FPGA的通信、医疗、测试测量、航空航天以及高性能计算等领域而言，Virtex-7 2000T无需借助并行或串行I/O，或通过片外PCB连线与相邻的FPGA互联，即可享受到FPGA的带宽、时延和功耗等各项优势。
“Virtex-7 2000T可实现100%集成的系统，目前已有客户利用该芯片进行Design-in，可达到具有5倍且可扩展的性能，却仅需1/7的功耗和1/4的设计时间。”汤立人补充说。据透露，目前该芯片已经开始发货给无线设备厂商和裸眼3D电视厂商进行设计。客户现在就能采用Virtex-7 V2000T FPGA 的工程样片，在完整的设计环境中着手设计工作，从而使生产效率达到最大化。
图3：赛灵思公司全球质量和新产品导入高级副总裁兼亚太区执行总裁汤立人(中)，赛灵思亚太区销售及市场总监张宇清(左)，赛灵思产品市场营销总监Brent Przybus(右)。
针对2.5D技术的稳健可靠的供应链也已经准备就绪，涵盖制造工艺、可靠性测试和最终器件验证各个环节。汤立人表示，“2.5D并非是一种过渡技术，而是会持续使用好几年。赛灵思同样看好不带中介层的3D IC堆叠技术，但真正的3D堆叠技术大概需要3至4年才能成熟。” 从2006年启动堆叠硅片互联技术开发，到现在推出首款2.5D堆叠硅片互联技术器件，赛灵思已经将堆叠硅片互联技术作为战略规划的一部分，并计划在2012年开发异构堆叠硅片互联技术。。
作者：Nicole Chen
