新款 interAptiv 内核帮助实现 SoC 设计中的“阴阳”平衡

性能和功耗/面积通常是相互冲突的设计目标，就像 SoC 设计中的“阴”和“阳”。每一代的 SoC 都必须不断地在这两个设计目标之间纠结，而就当你觉得终于取得完美的平衡时，新的设计目标又推动着你继续向前！

事实上，SoC 性能目标的快速推进确实令人感到惊奇，昨天的“高级”性能，转眼间，今天就变成“中级”了。

以智能手机为例，随着快速普及，一个新兴但飞速增长的入门级智能手机市场已经形成。这些低于 100 美元的手机虽然没有高端产品的完整功能，但仍需要一定程度的性能，才能支持更多的常见功能。多款早期上市的低成本智能手机是采用单核处理器，但较新的手机将采用多核设计，有可能是分别用作应用处理和基带处理、或两者的结合。由此我们需要一个优秀的中端多核处理器，考虑到移动产品的海量特点，低成本和低功耗也是非常重要的设计目标。

入门级智能手机是“阴、阳”应用的典范，但它不是唯一苛求面积和功耗效率的设备，还有其他很多设备也需要这样的中端多核处理性能。受宽带、移动和新应用的推动，SSD 控制器、家用网关和车载资讯娱乐系统等产品用的 SoC 对于多核的性能需求也日益提升。虽然这些应用不一定需要最高的性能等级，但仍然要求不错的中级性能。而且，要在严格的设计限制条件下取得功耗和性能的平衡，会比仅要求高性能设计的挑战更大。

我们非常高兴推出新款 MIPS interAptiv 多线程、多核处理器系列，因为它能提供各种嵌入式设备所需的高效的中端多核性能，并同时具备低功耗和低成本特性，是上述应用和其他有类似需求产品的理想选择。interAptiv 内核的效率主要来自采用多线程技术，这对于高平行度和因内存访问而造成流水线暂停的应用来说，特别能显示出价值。若以单位面积和单位功耗而言，interAptiv 内核能实现最高的性能等级，从而比对手相同等级的内核更有优势。interAptiv 提供的多核支持，意味着您可以拥有极高的可伸展性与高效多处理的平台。

与 MIPS 的前一代多线程内核相比，interAptiv 内核主要增强了多核性能，如前所述，越来越多的中端设计也向多核转移，因此突然之间，连接这些内核的模块能否提供良好性能，就变得非常重要。interAptiv 内核采用 MIPS 第二代整合了 L2 cache控制器的同步管理器 (CM)。通过整合 L2 cache 控制器和其他功能提升，CM 可显著改善延迟，并提供最佳的系统处理能力。

interAptiv 内核也强化了电源管理功能，能智能选取 L1 ICACHE 的路，并具备在 L1 DCACHE 和 DSPRAM 进行 32 位访问，以及根据总线需求关闭内核时脉的能力。除了这些增强功能，我们前一代多线程/多核产品中的电源管理特性，包括能以单核为基础进行的电压门和时钟门控的集群电源控制，都一并包括在 interAptiv 内核中。

对于为高可靠性应用开发 SoC 的设计人员来说，interAptiv 内核可为 L1 DCACHE 和 DSPRAM 内存提供 ECC 纠错功能，非常适用于存储或车用驾驶辅助系统等需要资料完整性的应用。

因此，虽然我们还不能完全省掉在性能和功耗/成本效率间博取平衡的努力，（抱歉，目前还没有一个按钮就能解决这个问题的方案），但通过 interAptiv 内核，我们可以将整个设计过程变得更为轻松。