一、序言
随着数字视频广播(DVB)技术的发展,国内开展了相关研究,其中真正研制数字视频广播流发射和接收系统的却很少。为满足DVB系统发射和接收的需要,基于DSP技术研制了可以进行0~8 Mbps的数字视频广播流(DVBS)发射/接收系统,误码率低于10-7。
二、系统框图及流程
为满足0~8 Mbps的数据处理能力,采用美国TI公司最新DSP处理芯片TMS320VC33-120(以下简称VC33)为系统控制及数据处理器,美国 Lucent公司E1/T1收发两用芯片T7688作为发射/接收系统E1数据接口。E1接口即时分复用TDM方式PCM30/32传输,对系统发送端的时钟同步有较高要求[1]。系统在硬件和软件共同控制下,将输入数据流分割为4个标准的E1接口数据。系统总体框图如图1所示。
1DVBS发射系统框图及流程
首先介绍DVBS发射系统数据流形成过程,如图2所示。发射系统接口电路中,为形成标准DVBS,系统将接口电路中接收到的6 Mbps视频流、384 kbps音频流、每188字节包含4字节的TS包头以及用户数据复合成传送流TS。系统在
传输中每隔40 ms还插入一个程序参考时钟PCR,相应TS包头将增加8个字节,插入PCR后系统速率增加为
在实际中,PES分组包头将会对视频和音频数据增加约1%,当数据送入系统信道之前,数据还需经过扰码及纠错编码,被分成4路分别送入4个E1接口电路。在图2中,纠错编码选用BCH(511,493)码,经过模2运算可实现纠正2个误码。由于纠错编码的加入,最后数据率增加为
系统在VC33 的控制下将数据等分为4, 每路TDM输出的信号为1.662 Mbps,随后数据在E1接口电路中经加入帧同步头,联络信号及特定的填充字比特后形成标准基群的2.048 Mbps比特流,经E1接口电路变换为HDB3码后直接送出E1接口。发射系统的具体流程如下:并行DVB流(串行异步DVB数据先经过串并转换成16位并行数据)送至发射缓存1(FIFO1为4 k×16 bit),VC33判断缓存1处于半满后,从缓存1读取半满数据量并按照E1格式划分帧时隙、组帧、添加帧同步头、复帧同步头、添加信令等,写入发射缓存 2(FIFO2为4k×16 bit)。缓存2数据经过16位并行—1路串行—4位并行变换电路,完成4路2.048 Mbps比特流E1分组,经E1接口电路变换为HDB3码后直接送出E1接口。为避免出现缓存2数据被读空而缓存1未处于半满的数据紊乱情况,我们采用 VC33自动添加特定格式的添加字(在接收通道中必须将添加字检测并剔除)方法处理。DVBS发射系统工作原理框图如图3所示,DVBS发射系统实现框图如图4所示。
2. DVBS接收系统流程
接收系统是发射系统的逆过程,其各框图与发射系统框图基本一致(本文略去)。接收系统流程是:接收变压器接收4 路E1数据,通过4位并行—1路串行—16位并行电路转换,送至接收缓存1(FIFO1)。当缓存1处于半满状态后,分别通过硬件电路及软件检测同步并执行接收主程序,完成去帧同步头、复帧同步头、信令及添加的特定比特的填充字工作,还原出并行DVB数据并送至缓存2(数据经过16位并行—1路串行转换电路,经发驱动电路完成串行异步DVB流的合成),完成并行DVB数据的接收。
三、系统硬件实现
1DSP工作方式
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